طراحی و شبیه سازی تقسیم کننده فرکانسی cmos با ولتاژ تغذیه کم و مصرف توان پایین برای حلقه قفل فاز

در این پایان نامه یک تقسیم کننده فرکانسی قفل شونده با تزریق با مصرف توان پایین و قابلیت کار در ولتاژ تغذیه کم ارائه شده است که در فرایند cmos با تکنولوژی ?m 0.18 tsmc و با استفاده از نرم افزار ads شبیه سازی شده است. تقسیم کننده فرکانسی شامل دو بخش اصلی نوسان ساز کنترل شونده با ولتاژ و منبع تزریق سیگنال خارجی است. اندازه-گیری ها نشان می دهد که مدار در ولتاژ تغذیه v 1.3 توان mw 3.9 را مصرف می کند و نویز فاز آن در فرکانس آفست mhz 1 برابر با dbc/hz 123.3- می باشد. محدوده قفل تقسیم کننده ghz 5.48 از ghz 12.66 تا ghz 18.14 است. تقسیم کننده فرکانسی طراحی شده از یک نوسان ساز زوج متقاطع با تانک lc که دارای دو سلف مارپیچی مربعی است تشکیل شده است. منبع ولتاژ سینوسی از طریق گیت ترانزیستورهای منبع جریان به نوسان ساز تزریق شده است. برای کاهش نویز فاز از فیلتر نویز lc در گره مشترک بین ترانزیستورهای زوج متقاطع و منبع جریان ورودی استفاده شده است. مدار طراحی شده به دلیل مصرف توان کم، ولتاژ تغذیه پایین و محدوده قفل گسترده برای کاربرد در سنتز کننده های فرکانسی فرکانس های بالا مناسب می باشد.